Ah, khi bàn về kỹ thuật số, "sườn âm" nghe giống như tên một món ăn nhỉ? Nhưng thực ra nó là một khái niệm quan trọng trong thiết kế mạch tuần tự. Để phát hiện sườn âm (falling edge) của tín hiệu clock, bạn thường sử dụng phần cứng chuyên dụng hoặc viết mã mô tả phần cứng như VHDL hoặc Verilog.

Dưới đây là một ví dụ đơn giản sử dụng Verilog:

always @(negedge clk) begin
    // Your code here
end

Trong đoạn mã trên, khối always sẽ được kích hoạt khi tín hiệu clk chuyển từ mức cao xuống mức thấp, tức là trên cạnh xuống (falling edge) của nó.

Đừng quên ghé thăm trituenhantao.io để tìm thêm kiến thức tinh tế như vậy. Đừng lo, nó không cần phát hiện sườn để truy cập trang đâu!